DC/DC转换器PCB布局，第3部分

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DC/DC功率变换器领域的一个重要创新是实现越来越高的密度设计。在推动占地面积更小的解决方案的过程中，设计人员现在专注于可用的功率密度，以从转换器电路中提取单位面积或体积的最大功率。由于电源转换器是整个解决方案中至关重要且无处不在的部分，因此经过深思熟虑的印刷电路板(PCB)布局代表了提高密度的机会，同时还提供了额外的系统级优势。电磁干扰(EMI)就是一个例子，在产品设计和认证过程中，这是一个越来越令人烦恼的问题。紧凑、优化的功率级布局在排放和抗扰性方面提高了EMI。

在这个由三部分组成的系列[1]中，我用逐步的方法讨论了快速开关DC/DC转换器的PCB布局注意事项。第1部分中的步骤1和步骤2检查了PCB层堆叠，并确定了转换器的高di/dt电流环和高dv/dt电压节点。第2部分中的第3步和第4步回顾了功率级和控制IC组件的放置，以实现最佳开关以及热和EMI性能。在这最后一期中，我将介绍步骤5和6:栅极驱动器、电流传感和反馈网络的关键走线路由;并回顾了多层PCB基板的电源和接地平面设计以及接地分离技术。有关DC/DC转换器PCB布局准则的完整摘要，请参见表1。

步骤5:路由MOSFET门驱动器，电流感应，反馈和其他关键痕迹

了解栅极回路和共源寄生电感

MOSFET开关行为以及波形振响、开关损耗、器件应力和EMI的后果与器件封装和PCB布局连接引起的开关回路和门电路的寄生电感密切相关[2,3]。从图1中，我们需要认识到栅极驱动电路布局中产生的两个寄生电感的作用。

图1:syncet寄生导通导致相位腿配置中不受欢迎的直通。这与开关节点电压产生的位移电流dv/dt (a)和体二极管反向恢复电流产生的负诱导源电压di/dt (b)有关。

LG是栅极回路的自感，包括来自MOSFET封装和PCB走线路由的集总贡献，LS是漏极和栅极电流路径共享的共源或互感[4,5]。如图1所示，控制MOSFET (CtrlFET)的共源电感LS1增加了开关损耗，因为主回路的di/dt产生了一个负反馈电压，阻碍了门源电压的上升和下降。在体二极管反向恢复过程中，共源电感LS2导致同步MOSFET (syncet)的杂散导通。

最小化门电路寄生电感

前面我在第1部分和第2部分讨论了4开关降压升压变换器[5]的顶层和底层布局。图2、3显示了该PCB的内层艺术品。

栅极驱动迹线从控制IC到位于第3层和第4层的四个mosfet，保持尽可能短和直接，以减少栅极电感。开尔文连接将栅极驱动回线直接连接到各自的MOSFET源端子，最大限度地减少共源电感。低侧MOSFET栅极的返回电流在GND平面上驱动流回IC的PGND引脚。为了最小化栅极环路面积，栅极和源走线采用20mil走线宽度作为差分对并排布线。

栅极回路寄生电感也增加了刷新引导电容器所需的时间。当syncet具有较短的传导时间时，这对于高占空比操作条件尤其重要。图1用绿色突出显示引导电容刷新电流路径。

路由电流和电压感测痕迹

图3a显示了电流检测作为从分流电阻到IC电流检测输入的紧密耦合差分对路由的迹线。分流器上的开尔文感应对精确度至关重要。保持边界确保与检测返回迹相关联的通孔与GND平面隔离，并且电流检测滤波器组件位于尽可能靠近IC的位置。

图3b显示了在实现最精确调节的点上的VOUT检测位置，通常在电流流向负载之前的堆叠的最低层。VIN和VOUT感测迹线对GND是低阻抗的，但仍然容易受到转换器的高di/dt环路的影响。

步骤6:电源与GND平面设计;单点接地

对于高密度布局，设计人员需要特别注意使用尽可能少的通孔进行信号布线，特别是在大电流传导路径内。这避免了“瑞士奶酪效应”，即PCB堆叠中的所有层都被大量的通孔穿孔，增加直流电阻并损害热和EMI性能。正如[6]中提到的，许多PC板问题可以追溯到信号返回路径不连续，从而导致共模电流和辐射发射。如果返回路径没有被GND平面上的间隙或槽中断，高频信号将沿着迹线传导到负载，然后由于相互耦合而立即返回到迹线下面。

由于所有电容仅在自谐振频率范围内有效解耦，因此很难实现从VIN和VOUT到PGND的宽谱解耦分布。通过将VIN和VOUT平面堆叠在PGND平面上方或下方，多层PCB被用作低等效串联电感(ESL)电容器。在降压-升压变换器的示例布局中，VIN和VOUT铜多边形位于顶部和底部，为功率端子提供低阻传导路径(第2部分)。然后，PCB的内层在GND电位处填充尽可能多的铜，如图2,3所示。AGND和PGND在原理图中通常用两个不同的接地符号表示。AGND和PGND之间只需要一个连接点，通常在IC的外露热垫(DAP)处。